Och Mist. Vergessen, dass der eine interessante Vortrag vor fast ner halben Stunde angefangen hat. Naja, dann halt Konserve später. #33c3
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Den hier meine ich. Formal Verification of Verilog HDL with Yosys-SMTBMC https://fahrplan.events.ccc.de/congress/2016/Fahrplan/events/7922.html …
Du kannst uns auch gerne im Hackcenter besuchen und mit uns plaudern! DM mich einfach für Navigation..
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danke fürs Angebot, aber dafür sind so ca. 630 km und ein Ticket dazwischen. Ich denk, ich werd einfach mal so damit rumspielen :)
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ob sich das mit SpinalHDL kombinieren ließe? Könnte praktisch sein, um den ganzen abstrahierten High-Level-Kram zu überprüfen.
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