Verilogさんalwaysで明示的にクロックに同期させない限り入力の変化が即座に出力に反映されるっぽいけど、これ大量に演算を挟んだ後の出力ともとの入力をクロック同期で値を読み取るモジュールに突っ込んで各クロックで正しい入力と出力のペアが得られる保証は全く無いんじゃなかろうか…
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いやレイヤは全く同じ(というか機械的に変換可能)だけどVerilogのほうがチェックめちゃくちゃ甘い
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なるほど
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